ISSCC 2025において、MediaTekの有線接続チームは、DSPベースのPAM-4トランシーバーを用いた212Gb/sおよび106Gb/sにおいて、クラス最高のSerDes性能を発表しました。両速度においてチャネル到達距離は50dBを超え、また、ショアラインにおける最高の帯域幅密度と競争力も実証されました。人工知能（AI）XPUや高性能コンピューティング（HPC）ASICといったデータ集約型アプリケーションの需要が高まるにつれ、オフチップデータ転送は深刻なボトルネックとなっています。そのため、需要のペースに対応するには、200Gb/sを超える有線シリアルリンクデータレートが求められています。
これらのリンクで使用される大規模で複雑なパッケージングは、主にチャネル損失と反射といったシグナルインテグリティの大きな課題をもたらします。これらの問題を軽減するには、高度なデジタルイコライゼーション技術が必要です。例えば、Feed-forward Equalization（FFE）長の延長、反射キャンセル用フローティングタップ、RX DSPにおけるMaximum Likelihood Sequence Detection（MLSD）などは、深刻なシグナルインテグリティ劣化に対処するために不可欠です。さらに、送受信信号のボーレートが倍増するにつれて、アナログフロントエンドは帯域幅を拡大し、ノイズ劣化を低減する必要があります。200 Gb/sリンクにおいて競争力のある性能、面積効率、電力効率を実現するには、アナログフロントエンドとDSPの両方における積極的な設計革新が不可欠です。
さらに、4nm FinFETで52dB以上の損失補償を実現するLCResonatorベースのCTLEを備えた112Gb/s DSPベースPAM-4レシーバーの詳細を説明した2つ目の論文が発表されました。この技術は、Ethernet/Optical規格やPCIe 7.0などのアプリケーションで100Gb/s以上のデータレートを備えた長距離高速インターコネクトが広く求められるAIアクセラレータやGPUの急速な成長に対応するために不可欠です。
DSPベースの有線トランシーバーは近年進歩を遂げていますが、ネットワークシステムの複雑化に伴い、長距離チャネルでの信号伝送を成功させるにはSerDesアーキテクチャの飛躍的な進歩が求められています。本研究では、革新的なCTLEアーキテクチャとアナログデータパスのレイテンシ削減技術を備えた、エネルギー効率の高いDSPベース112Gb/s PAM-4レシーバーを紹介します。提案されたイノベーションは、128GT/sを実現する今後のPCIe 7.0システムにも直接適用可能です。
世界有数の半導体年次会議で発表されたこれらの技術的成果は、MediaTekがいかに業界をリードする224G SerDesを提供しているかを明確に示しています。この超高速有線技術は、卓越した性能、信頼性、そしてビットあたりの電力効率を提供し、AIデータセンター、ハイパースケールコンピューティング、そしてネットワークインフラストラクチャのニーズに最適です。
SerDesの専門知識は、当社のASIC製品に不可欠な要素であり、次世代AIアクセラレーションと様々なインターコネクトアプリケーションを推進しています。224G SerDesソリューションはシリコン実証済みであり、次世代SerDesの開発はすでに進行中です。MediaTekは、主要ファウンドリと提携し、最先端のプロセスノード、チップ間インターコネクト、高速I/O、オンパッケージメモリ、超大型パッケージ設計に取り組んでいます。この取り組みにより、MediaTekはDesign and technology co-optimization（DTCO）を通じてperformance, power, and area (PPA)を最適化し、お客様のドメイン固有の要件に最適な対応を実現しています。
